Un pari RISCé ?
Dans un communiqué, l’entreprise annonce l’arrivée de Drew Barbier et Brad Burgess à des postes clés. Le premier rejoint l’entreprise comme vice-président des produits, le second comme architecte en chef. Tous deux sont des anciens de Si-Five.
Deux « ISA » chez MIPS, dont une RISC-V
MIPS Technologies propose depuis des dizaines d’années une architecture éponyme (MIPS, pour microprocessor without interlocked pipeline stages). Elle utilise un jeu d’instruction (instruction set architecture ou ISA) de type RISC (Reduced instruction set computer). Promis, on arrête avec les acronymes.
Avec cette architecture, la société propose « une gamme complète de cœurs 32 et 64 bits à faible consommation d’énergie et hautes performances, allant des processeurs d’applications mobiles haut de gamme aux cœurs extrêmement petits pour les microcontrôleurs intégrés ».
Depuis plusieurs années, l’entreprise MIPS Technologies a aussi pris le virage de l’architecture de jeu d’instruction RISC-V avec ses cœurs eVocore. Les usages annoncés sont nombreux : automobile, apprentissage machine, 5G et réseaux sans fil, data center et stockage, et l’embarqué évidemment.